【淘宝店铺装修设计】汉川网站建设-公司官网重新制作

`timescale 1ns/1ps
module test ;
   reg [1599:0]         str_my ;
   reg [31:0]           int_my ;
   reg                  flag_my ;

   //时刻检测硬件打印标志 flagh 确定是否打印
   integer              i = 1599;
   integer              j = 1599;
   reg [7:0]            str_tmp ; //字符串数据存储寄存器
   initial begin
      flagh = 0 ;
      forever begin
         #20 ;
         //调用系统任务，并将数据从软件传递到硬件（Verilog）中
         $send_my(flagh, str_my, int_my);
         if (flagh) begin  //开始打印信息
            #1 ;
            //寄存器位宽有冗余，全部打印会出现大量空格
            //这里对未使用到的寄存器进行检测并屏蔽打印显示
            for(i=1599; i>=0; i= i-8) begin
               if (str_my[i -: 8] != 0)
                 break ;
            end
            //一般会用寄存器一半位宽对字符串数据进行存储
            //所以字符串传输正确时，从 str_my[799] 开始有数据
            $display("--DEBUG--- Valid data number: %d", i);

            //如果没有字符串数据，str_my也不会全为空
            //但是str_my[799 -: 8]不会有数据
            if (i<=791) begin
               $display("--ERR--- PLEASE INPUT VALID STRING INFO!!!");
               $display("--ERR--- Default data number: %d", i);
               $display("--ERR--- String data structure: %h", str_my);
            end
            else begin
               $write("---YYY---");
               for(j=i; j>=0; j= j-8) begin
                  str_tmp = str_my[j -: 8] ;
                  //再次检测到空字符时停止打印显示    
                  if (str_tmp == "") begin  
                     break ;
                  end
                  //逐个字符打印
                  else begin
                     $write("%s", str_tmp);
                  end
               end
               //打印整型数据
               $write("%h  ", int_my);
            end

            /* $display 不支持寄存器向量域中带变量访问
            //所以下列描述是不正确的，只能逐次使用 $write 打印
            else begin
               $display("--YYY--- %s%h", str_my[i : j], int_my);
            end
             */

            flagh = 0 ;
         end
      end
   end

   //停止仿真
   initial begin
      forever begin
         #10000;
         if ($time >= 300)  $finish ;
      end
   end
endmodule